led显示屏芯片端的处理计划
1.尺寸减少芯片尺寸减少
外表上看，就是幅员设计的问题，似乎只需依据需求设计更小的幅员就能处理。但是，芯片尺寸的减少能否能无限的停止下去呢?答案能否定的。有如下几个缘由限制着芯片尺寸减少的水平：
(1)封装加工的限制。封装加工过程中，两个要素限制了芯片尺寸的减少。一是吸嘴的限制。固晶需求汲取芯片，芯片短边尺寸必需大于吸嘴内径。目前有性价比的吸嘴内径为80um左右。二是焊线的限制。首先是焊线盘即芯片电极必需足够大，否则焊线牢靠性不能保证，业内报道 小电极直径45um;其次是电极之间的间距必需足够大，否则两次焊线间必然会互相干扰。
(2)芯片加工的限制。芯片加工过程中，也有两方面的限制。其一是幅员规划的限制。除了上述封装端的限制，电极大小，电极间距有请求外，电极与MESA间隔、划道宽度、不同层的边境线间距等都有其限制，芯片的电流特性、SD工艺才能、光刻的加工才能决议了详细限制的范围。通常，P电极到芯片边缘的 小间隔会限定在14μm以上。
其二是划裂加工才能的限制。SD划片+机械裂片工艺都有极限，芯片尺寸过小可能无法裂片。当晶圆片直径从2英寸增加到4英寸、或将来增加到6英寸时，划片裂片的难度是随之增加的，也就是说，可加工的芯片尺寸将随之增大。以4寸片为例，假如芯片短边长度小于90μm，长宽比大于1.5:1的，良率的损失将显著增加。
基于上述缘由，笔者大胆预测，芯片尺寸减少到17mil2后，芯片设计和工艺加工才能接近极限，根本再无减少空间，除非芯片技术计划有大的打破。
2.亮度提升
亮度提升是芯片端永久的主题。芯片厂经过外延程式优化提升内量子效应，经过芯片构造调整提升外量子效应。
不过，一方面芯片尺寸减少必然招致发光区面积减少，芯片亮度降落。另一方面，小间距显示屏的点间距减少，对单芯片亮度需求有降落。两者之间是存在互补的关系，但要留有底线。目前芯片端为了降低本钱，主要是在构造上做减法，这通常要付出亮度降低的代价，因而，如何权衡取舍是业者要留意的问题。
3.小电流下的分歧性
所谓的小电流，是相对常规户内、户外芯片试用的电流来说的。如下图所示的芯片I-V曲线，常规户内、户外芯片工作于线性工作区，电流较大。而小间距LED芯片需求工作于靠近0点的非线性工作区，电流偏小。
在非线性工作区，LED芯片受半导体开关阈值影响，芯片间的差别更明显。对大批量芯片停止亮度和波长的离散性的剖析，容易看到非线性工作区的离散性远大于线性工作区。这是目前芯片端的固有应战。
应对这个问题的方法首先是外延方向的优化，以降低线性工作区下限为主;其次是芯片分光上的优化，将不同特性芯片辨别开来。
4.寄生电容分歧性
目前芯片端没有条件直接丈量芯片的电容特性。电容特性与常规丈量项目之间的关系尚不明朗，有待业者去总结。芯片端优化的方向一是外延上调整，一是电性分档上的细化，但本钱很高，不引荐。
5.牢靠性
芯片端牢靠性能够用芯片封装和老化过程中的各项参数来描绘。但总的说来，芯片上屏以后的牢靠性的影响要素，重点在ESD和IR两项。
ESD是指抗静电才能。据IC行业报道，50%以上芯片的失效与ESD有关。要进步芯片牢靠性，必需提升ESD才能。但是，在相同外延片，相同芯片构造的条件下，芯片尺寸变小必然带来ESD才能的削弱。这是与电流密度和芯片电容特性直接相关的，无法抗拒
IR是指反向漏电，通常是在固定反向电压下丈量芯片的反向电流值。IR反映的是芯片内部缺陷的数量。IR值越大，则阐明芯片内部缺陷越多。
要提升ESD才能和IR表现，必需在外延构造和芯片构造方面做出更多优化。在芯片分档时，经过严厉的分档规范，能够有效的把ESD才能和IR表现较弱的芯片剔除掉，从而提升芯片上屏后的牢靠性。
四、总结
综上，随着科学的进步，时期的更新，LED显示行业的开展也越来越群众，但显示屏的行业效果终究如何提升，还待业者发挥聪明才智，持续不时的努力。
